▣ 3차원 NAND 플래시 이하의 비트 비용이 목표


「2012 Symposium on VLSI Technology」의 세션 5 「Alternative Memory」에서는 히타치제작소(日立製作所) 중앙연구소가 3차원 셀 구조의 PRAM(PCM)에 대해서 발표했다 [강연 번호:T-5.1].


저비용 대용량의 데이터 스토리지 용도를 겨냥하고 있으며, 「3차원 NAND 플래시 메모리보다도 낮은 비트 비용을 목표로 한다」 (히타치)고 한다.


강연 타이틀은 「Scalable 3-D vertical chain-cell-type phase-change memory with 4F^2 poly-Si diodes」.

히타치제작소는 2011년 Symposium on VLSI Technology에서 다결정 Si 채널을 채용한 2차원 타입으로 PRAM을 발표했다. 이 PRAM은 메모리 셀이 NAND 스트링(문자열)과 수평방향에 연결한 구조이며, 메모리 셀을 세로방향으로 늘어놓으면, 3차원 NAND 플래시 메모리「BiCS」와 같은 구조를 만들 수 있다고 기대되고 있었다. 이번에 실제로 그 3차원 구조를 실현해 보였다.


게이트 전극과 절연막의 적층막에 高애스펙트(aspect)비의 구멍(메모리 홀)을 열고, 홀의 내벽에 게이트 산화막과 다결정 Si 채널, 상변화막 등을 포함한다. 메모리 홀의 크기를 미세화하기 위해서는 내부에 형성하는 막을 얇게 할 필요가 있지만, 상변화막은 얇게 하면 상변화하기 어려워진다는 과제가 있다.

그래서 이번에는 독자적인 재료기술을 이용하는 것으로 상변화막의 두께를 2nm까지 얇게 할 수 있었다. 이 경우, 메모리 홀의 치수는 32nm까지 미세화할 수 있으며, 이것은 3차원 NAND 플래시의 약 1/2 수준으로 한다.


X-Y방향의 선택 디바이스로, 단순한 구조를 가지는 다결정 Si 다이오드를 이용하여, 선택한 디바이스의 면적을 4F^2로 할 수 있었다. 또, 단순한 2단자 다이오드이기 때문에, 필요한 포토 마스크의 매수를 9장으로 줄였다. 일반적으로 11장 이상의 마스크가 필요한 3차원 NAND 플래시에 비해, 저비용화에 적합하다고 한다.


시험 제작한 메모리·홀의 크기는 표면이 160nm, 아래쪽(下面)이 131nm. 이 디바이스를 사용해서 세트, 리셋, 읽기 동작을 각각 확인했다. 세트 상태와 리셋 상태의 전류 비는 약 100배였다. 수정 회수는 100만 회. 다결정 Si 다이오드의 오프 전류 편차(차이)를 억제함으로써, 1T 비트 연산도 가능하다.

<3차원 PRAM의 구조>


<메모리 홀의 단면 구조>


<시험 제작한 디바이스의 단면 사진>


<출처> Tech-On!(日), 2012. 6. 13

Posted by TopARA

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