KAIST·부산대 연구진, 5nm급 반도체 공정 개발


국내 연구진이 반도체 설계의 집적도를 획기적으로 늘려주는 신기술을 개발했다. 반도체 공정의 한계로 거론돼 온 10나노미터(nm) 공정의 장벽을 깰 수 있는 계기가 될 것으로 보인다.


김상욱 KAIST 교수팀과 권세훈 부산대 교수팀은 5nm급 초미세회로를 제작할 수 있는 기술을 개발하고, 재료분야 권위지 ‘어드밴스드 펑셔널 머터리얼스’ 4월 6일자 온라인판에 게재했다.


연구팀은 공정의 패러다임을 바꿔 광리소그래피 공정 대신 고분자 물질들이 스스로 조립되는 ‘분자자기조립’ 현상과  원자를 층층이 쌓는 ‘원자층증착법’을 융합했다. 산화알루미늄을 5nm 두께로 쌓은 뒤 불필요한 부분을 제거해 5nm 간격의 초미세 패턴을 만들었다.
 


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Posted by TopARA

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